摘  要：隨著高壓變頻器在工業(yè)領(lǐng)域應(yīng)用的普及，用戶對(duì)裝置的運(yùn)行性能及產(chǎn)品工藝提出了更高的要求。這要求變頻器生產(chǎn)廠家不僅要保證產(chǎn)品質(zhì)量及運(yùn)行的穩(wěn)定性，而且在產(chǎn)品工藝方面做到更加完美。提高產(chǎn)品的工藝性及外觀觀賞性，就應(yīng)做到保證產(chǎn)品實(shí)現(xiàn)同樣的功能，對(duì)軟件控制方式實(shí)現(xiàn)優(yōu)化以減少硬件資源投入。本文將通過對(duì)脈沖信號(hào)編碼技術(shù)的詳細(xì)分析，來說明高壓變頻器脈沖信號(hào)傳輸編碼技術(shù)的實(shí)現(xiàn)。

關(guān)鍵詞：高壓變頻器；脈沖編碼技術(shù)；FPGA

Abstract: With the high-voltage inverter applications in the industrial area of the popularity of users of devices operating performance and product technology to a higher demand. This requires not only the inverter manufacturers to ensure product quality and operational stability, and technological aspects of the product be more perfect. Technology to improve products and ornamental appearance, it should be done to ensure that the functions of the same products, the software control to achieve optimization in order to reduce the hardware resources. This pulse signal through a detailed analysis of coding techniques to illustrate the high-voltage pulse signal transmission encoding converter technology to achieve.

Key words: high-voltage inverter; Pulse Coding; FPGA

1  引言
      高壓變頻器正常運(yùn)行過程中，控制系統(tǒng)和被控制對(duì)象需要傳輸線做大量的數(shù)據(jù)交換，控制信號(hào)一般是通過光纖傳輸?shù)奖豢刂频母邏洪_關(guān)器件（如IGBT驅(qū)動(dòng)信號(hào)等），控制信號(hào)的種類及功能比較多，如果采用一對(duì)一的傳送方式，那么需要大量的光纖作為傳送信號(hào)媒介。這樣比較浪費(fèi)硬件資源，同時(shí)對(duì)產(chǎn)品的結(jié)構(gòu)及生產(chǎn)工藝提出更高要求。如果對(duì)信號(hào)進(jìn)行編碼，通過編碼技術(shù)把不同的信號(hào)編寫成不同頻段的信號(hào)加以區(qū)分，通過一根光纖可以發(fā)送多種信號(hào)，這樣既節(jié)省了硬件資源，同時(shí)也降低了生產(chǎn)和加工的要求。

2  高壓變頻器的基本工作原理
      現(xiàn)國內(nèi)生產(chǎn)的高壓變頻器大多采用功率單元串聯(lián)疊加，VVVF控制方式。這種方式適合于大多數(shù)風(fēng)機(jī)及泵類負(fù)載，在冶金、水處理及電廠等大多數(shù)用戶采用6KV或10KV三相交流異步電動(dòng)機(jī)。高壓變頻器輸出電壓主要包括6KV和10KV兩種。6KV大多采用6單元串聯(lián)方式，其拓?fù)浣Y(jié)構(gòu)如圖1中a）所示A、B、C三相各6個(gè)功率單元，每個(gè)功率單元輸出電壓為577V，相電壓U_AO = U_BO = U_CO =3464V，線電壓U_AB = U_BC = U_CA =6000V。10KV采用9單元串聯(lián)方式。如圖1中b）所示A、B、C三相各9個(gè)功率單元，每個(gè)功率單元輸出電壓為641V，相電壓U_AO = U_BO = U_CO =5773V，線電壓U_AB = U_BC = U_CA =10000V。

      高壓變頻器基本工作方式，是由控制單元中的DSP經(jīng)過復(fù)雜數(shù)據(jù)運(yùn)算產(chǎn)生一些數(shù)據(jù)量，這些數(shù)據(jù)通過總線傳送到FPGA中，由FPGA經(jīng)過邏輯運(yùn)算及時(shí)序運(yùn)算產(chǎn)生控制信號(hào)，經(jīng)過編碼后，再進(jìn)行電光轉(zhuǎn)換，把電信號(hào)轉(zhuǎn)換成了光信號(hào)，通過光纖傳送到功率單元中，功率單元接收到光信號(hào)，進(jìn)行光電轉(zhuǎn)化，再進(jìn)行信號(hào)解碼，把此信號(hào)作為控制信號(hào)來控制功率單元工作。

3  FPGA中各種信號(hào)編碼模塊的算法實(shí)現(xiàn)
      信號(hào)編碼的算法實(shí)現(xiàn)，主要是通過現(xiàn)場(chǎng)可編程門陣列（FPGA）來實(shí)現(xiàn)。由DSP經(jīng)過復(fù)雜運(yùn)算產(chǎn)生一系列數(shù)據(jù)量，這些數(shù)據(jù)發(fā)送給FPGA。FPGA收到這些數(shù)據(jù)后，做相應(yīng)編碼處理。如圖2所示，信號(hào)編碼的算法實(shí)現(xiàn)原理框圖。DSP采用TI公司的TMS320F206，F(xiàn)PGA采用Altera公司EP1C6Q240C8。

3.1 芯片簡介
      TMS320F206是TI公司推出的一款數(shù)字信號(hào)處理芯片，它具有改進(jìn)的哈佛結(jié)構(gòu)（程序總線和數(shù)據(jù)總線分離）、高性能CPU及高效的指令集等特點(diǎn)。CPU具有32位CALU、32位累加器、16×16位并行乘法器、三個(gè)移位寄存器、八個(gè)16位輔助寄存器。指令速度可達(dá)25ns單指令周期。外圍電路有軟件可編程定時(shí)器、軟件可編程等待狀態(tài)發(fā)生器、片內(nèi)鎖相環(huán)時(shí)鐘發(fā)生器、同步和異步系列串口等。
      EP1C6Q240C8是Altera公司推出的主流低成本FPGA_Cyclone系列。Cyclone器件采用0.13um的工藝制造，其內(nèi)部有2個(gè)鎖相環(huán)（PLL）、20個(gè)M4K RAM塊、邏輯容量5980個(gè)LE、最大用戶I/O為185、支持高速LVDS接口，性能可達(dá)到311Mbit/s。

3.2 信號(hào)優(yōu)先級(jí)選擇的實(shí)現(xiàn)
      由DSP發(fā)送的信號(hào)（包括時(shí)鐘、使能、讀寫、控制、檢測(cè)、地址、數(shù)據(jù)及其他信號(hào)等）寫到FPGA中。FPGA首先要對(duì)相應(yīng)的信號(hào)做優(yōu)先級(jí)處理，這樣保證重要的信號(hào)能夠優(yōu)先執(zhí)行，不至于影響系統(tǒng)正常工作。
      信號(hào)優(yōu)先級(jí)的選擇主要通過邏輯電路來實(shí)現(xiàn)，如圖3所示，在FPGA中利用Altera的quartusII軟件的圖形化的設(shè)計(jì)方案。輸入信號(hào)包括3個(gè)gcm_1、gcm_2、gcm_3，輸出信號(hào)包括3個(gè)gcm_11、gcm_22、gcm_33。此邏輯電路可以實(shí)現(xiàn)的功能是，輸出信號(hào)gcm_11只要gcm_1高電平有效即滿足條件輸出。輸出信號(hào)gcm_22只有g(shù)cm_2高電平有效同時(shí)滿足gcm_1為低電平才可滿足條件輸出。輸出信號(hào)gcm_33只有g(shù)cm_3高電平有效同時(shí)滿足gcm_1和gcm_2同時(shí)為低電平才可滿足條件輸出。因此實(shí)現(xiàn)了優(yōu)先級(jí)gcm_1>gcm_2>gcm_3。

      信號(hào)優(yōu)先級(jí)的選擇仿真波形如圖4所示，從仿真波形可以看出，當(dāng)輸入信號(hào)gcm_1高電平有效，輸出信號(hào)gcm_11立刻變?yōu)楦唠娖?。?dāng)輸入信號(hào)gcm_2高電平有效，同時(shí)gcm_1為低電平，輸出輸出信號(hào)gcm_22立刻變?yōu)楦唠娖?。?dāng)輸入信號(hào)gcm_3高電平有效，同時(shí)gcm_1、gcm_2為低電平，輸出輸出信號(hào)gcm_33立刻變?yōu)楦唠娖健?/p>

      通過仿真驗(yàn)證了，此邏輯電路可實(shí)現(xiàn)信號(hào)優(yōu)先級(jí)的選擇。比如在控制信號(hào)中，停止信號(hào)優(yōu)先級(jí)就應(yīng)大于啟動(dòng)信號(hào)，只要發(fā)停止信號(hào)，系統(tǒng)就執(zhí)行停機(jī)功能。只有當(dāng)所有條件都具備，啟動(dòng)才可以執(zhí)行。

3.3 數(shù)據(jù)信號(hào)分頻器的實(shí)現(xiàn)
      在FPGA中利用Altera的quartusII軟件的圖形化設(shè)計(jì)方案，Verilog HDL語言編寫子程序，如圖5所示gcm_fp為數(shù)據(jù)信號(hào)分頻器程序圖形。數(shù)據(jù)信號(hào)分頻器輸入信號(hào)包括時(shí)鐘、清零、使能3個(gè)，輸出為數(shù)據(jù)量q[5..0]和脈沖信號(hào)d。

      如圖6所示，利用ModelSim軟件仿真的數(shù)據(jù)信號(hào)分頻器仿真波形，當(dāng)時(shí)鐘信號(hào)為50ns、clr低電平有效時(shí)。輸出的信號(hào)d，如果ean頻率小于某一值時(shí)，d保持ean信號(hào)，如果ean一直為高電平時(shí)，d將輸出一定頻率變化的脈沖信號(hào)。

3.4 延時(shí)濾波器的實(shí)現(xiàn)
      延時(shí)濾波器輸入信號(hào)包括時(shí)鐘和使能信號(hào)，輸出包括數(shù)據(jù)量q[5..0]和脈沖信號(hào)d。在FPGA中利用Altera的quartusII軟件的圖形化設(shè)計(jì)方案，Verilog HDL語言編寫子程序，如圖7所示gcm_ys為延時(shí)濾波器程序圖形。延時(shí)濾波器主要是對(duì)控制信號(hào)進(jìn)行濾除毛刺處理，防止干擾信號(hào)影響系統(tǒng)工作。

      如圖8所示，利用ModelSim軟件仿真的延時(shí)濾波器仿真波形，當(dāng)時(shí)鐘信號(hào)為50ns、ena高電平有效時(shí)。輸出的信號(hào)d，如果ean由低跳變到高時(shí)，先進(jìn)行濾波再使能，這樣有效濾除因按鍵或系統(tǒng)干擾帶來的毛刺現(xiàn)象。保證系統(tǒng)正常運(yùn)行。

3.5 編碼選通及PWM信號(hào)生成
      高壓變頻器信號(hào)編碼機(jī)PWM輸出如圖8所示，在FPGA中利用Altera的quartusII軟件的圖形化設(shè)計(jì)方案，Verilog HDL語言編寫子程序。圖中輸入信號(hào)包括時(shí)鐘、清零信號(hào)、信號(hào)1、信號(hào)3，輸出信號(hào)為pwm01。
      信號(hào)1經(jīng)過分頻處理變?yōu)樾盘?hào)2，當(dāng)信號(hào)3使能，信號(hào)2和時(shí)鐘同步輸出。信號(hào)3經(jīng)過延時(shí)濾波及分頻處理，在和時(shí)鐘同步輸出，同時(shí)信號(hào)3作為信號(hào)2的選通使能端。這樣保證他們?cè)诓煌瑫r(shí)鐘輸出，防止信號(hào)沖突。

      如圖9所示，利用ModelSim軟件仿真的編碼選通及PWM信號(hào)仿真波形，從波形中看出，當(dāng)輸入信號(hào)3有效后，輸出信號(hào)pwm01為輸入信號(hào)3經(jīng)過編碼后的脈沖信號(hào)。當(dāng)輸入信號(hào)1有效后，輸出信號(hào)pwm01為輸入信號(hào)1經(jīng)過編碼后的脈沖信號(hào)。他們?cè)跁r(shí)間上互不影響，脈沖頻率不同，在被控制端進(jìn)行相應(yīng)的解碼，即可對(duì)輸入信號(hào)1和輸入信號(hào)3進(jìn)行執(zhí)行。

4  脈沖信號(hào)編碼技術(shù)的實(shí)現(xiàn)
      由FPGA通過邏輯運(yùn)算及相應(yīng)的Verilog HDL語言編寫的程序。實(shí)現(xiàn)了各種信號(hào)的脈沖編碼，并最終生成PWM信號(hào)，通過一根光纖便可傳送到被控制對(duì)象。編碼信號(hào)中包括了各種控制信號(hào)，如啟動(dòng)、停止、復(fù)位、旁通等等。如果需要被控制對(duì)象的狀態(tài)信息，可通過另外一根光纖將被控對(duì)象產(chǎn)生的故障或者運(yùn)行的狀態(tài)上傳回FPGA。這樣就實(shí)現(xiàn)了只用兩根光纖串行發(fā)送數(shù)據(jù)和接受數(shù)據(jù)。大大提高了裝置的實(shí)用性。
      高壓變頻器控制系統(tǒng)充分利用了FPGA（EP1C6Q240C8）的硬件資源，使系統(tǒng)電路獲得極大的簡化。 FPGA接收DSP發(fā)送過來的數(shù)據(jù)，對(duì)數(shù)據(jù)做相應(yīng)的脈沖編碼，然后發(fā)送到功率單元，實(shí)現(xiàn)通過低壓控制系統(tǒng)對(duì)高壓大功率開關(guān)器件的完美控制。

5  結(jié)語
      以FPGA和DSP為核心的控制系統(tǒng)具有靈活的重復(fù)可編程能力和在線可調(diào)試能力、強(qiáng)大的邏輯運(yùn)算能力、時(shí)序控制能力及數(shù)據(jù)運(yùn)算能力。它無疑具有廣闊的市場(chǎng)應(yīng)用前景。

參考文獻(xiàn)
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